반도체 소부장 ‘금맥’ 캐보니

더 미세하게 더 높이…전공정 새 국면후공정, 미운 오리서 백조로 탈바꿈인공지능(AI) 설비투자 사이클이 반도체 공정 전반으로 번지고 있다. 빅테크가 데이터센터와 AI 가속기 확보에 막대한 자금을 쏟아붓자 시장의 시선은 그래픽처리장치(GPU)와 고대역폭메모리(HBM)뿐만 아니라 이를 만드는 ‘삽과 곡괭이’로 이동한다. 웨이퍼 제조부터 산화·포토·식각·증착·금속 배선, 테스트와 패키징까지, 반도체는 굵직한 8개 공정과 수백 개 세부 공정을 통과해야 완성된다. 미세공정 전환과 메모리 적층, 첨단 패키징 고도화가 맞물리며 소재·부품·장비 수요도 새 국면에 들어섰다. AI 팹 골드러시의 가치사슬을 들여다본다. 웨이퍼는 실리콘을 초고순도로 정제한 뒤 거울처럼 평평하게 연마해 만든다. 사진은 SK실트론의 웨이퍼. (SK그룹 제공)미세공정이 키운 전공정웨이퍼 제조부터 금속 배선까지웨이퍼는 반도체 칩이 만들어지는 첫 단계 기판이다. 건물을 짓기 전 다지는 기초 바닥에 비유할 수 있다. 바닥이 휘거나 거칠면 건물이 흔들리듯, 웨이퍼 품질은 반도체 성능과 수율을 좌우한다. 웨이퍼 제조 단계에서는 실리콘을 초고순도로 정제해 원통형 잉곳을 만들고, 이를 얇은 원판으로 자른 뒤 거울처럼 평탄하게 연마해 만든다.AI 반도체와 HBM 생산이 늘며 300㎜ 대구경 웨이퍼의 중요성이 커졌다. 한 장의 웨이퍼에서 더 많은 칩을 얻어야 하고 미세 결함 하나가 고가 AI 칩 전체 손실로 이어지기 때문이다. 웨이퍼 시장은 높은 기술 장벽 때문에 신에쓰화학·섬코·글로벌웨이퍼스·실트로닉·SK실트론 등 소수 업체가 공급을 주도한다.웨이퍼 위에는 가장 먼저 얇은 산화막이 입혀진다. 산화공정은 실리콘 표면을 산소나 수증기와 반응시켜 보호막을 만드는 과정이다. 머리카락보다 훨씬 얇은 막이지만 누설 전류를 막고 소자를 보호한다. 산화공정은 열을 어떻게 전달하느냐에 따라 장비 경쟁력이 갈린다. 특히 3나노 이하 선단 공정으로 갈수록 기존 고온 공정 부담이 커졌다. 금속 배선과 미세 구조가 열 스트레스에 민감해 더 낮은 온도에서 결함을 안정화하는 장비가 중요해졌다. 고압 수소 어닐링 장비로 주목받는 HPSP가 대표 기업이다.포토공정은 웨이퍼에 회로 지도를 찍는 단계다. 포토마스크에 그려진 회로를 감광액인 포토레지스트가 발린 웨이퍼에 빛으로 새긴다. 과거 불화아르곤 장비가 주로 쓰였지만 D램 회선폭이 10나노급으로 좁아져 극자외선(EUV) 장비의 중요성이 커졌다. EUV의 짧은 파장은 복잡한 회로를 한 번에 선명하게 그릴 수 있다. EUV 확산은 소재 기업에도 호재다. 동진쎄미켐은 EUV용 포토레지스트 상용화에 나서 시장에서 존재감을 키운다. 삼성전자와 SK하이닉스도 EUV 투자를 앞당기고 있다.회로 지도가 그려지면 불필요한 물질을 깎아내는 식각공정이 이어진다. 반도체가 평면 미세화에서 3차원 적층으로 이동하며 식각의 난도는 급격히 높아졌다. HBM에서는 D램 다이를 수직으로 연결하기 위해 실리콘관통전극(TSV) 통로를 뚫어야 한다. 3D 낸드에서는 300단을 넘어 400단 이상으로 쌓은 구조에 수직 구멍을 내야 한다. 식각 장비는 램리서치·도쿄일렉트론·어플라이드머티어리얼즈가 주도한다. 그러나 난도가 높아질수록 국내 소부장 업체에도 기회가 생긴다. 브이엠은 ‘메인 건식 식각(Dry Etch)’ 장비 국산화에 성공해 SK하이닉스 HBM 공정에 장비를 공급한다. 메인 건식 식각은 가스와 플라스마로 회로 모양을 정밀하게 깎는 공정이다. 피에스케이는 식각 후 잔여 감광액을 제거하는 드라이 스트립 장비에서 글로벌 경쟁력을 갖췄다.이후 이뤄지는 증착공정은 웨이퍼 위에 얇은 막을 입히는 과정이다. 과거 화학기상증착(CVD)은 가스를 분사해 막을 빠르게 입히는 데 강점이 있었다. 그러나 3차원 구조가 복잡해지며 좁고 깊은 틈 안쪽까지 균일하게 코팅하기 어려워졌다. 이 한계를 메우는 기술이 원자층증착(ALD)이다. 원자가 한 층씩 웨이퍼 표면과 반응하도록 유도해 위와 옆, 아래를 거의 같은 두께로 덮는다. 특히 AI 반도체 시대에 들어 ALD 적용이 빠르게 늘고 있다. D램과 낸드가 수직 구조로 진화하며 두께를 원자층 단위로 제어해야 하기 때문이다. 국내 장비 업체도 증착 기술 고도화에 속도를 낸다. 주성엔지니어링은 ALD를 넘어 원자층 성장 기술을 앞세운다. 원익IPS는 CVD 중심 포트폴리오에서 ALD 비중을 키운다.전공정의 마지막은 금속 배선 공정이다. 실리콘 웨이퍼가 반도체로 기능하려면 전자가 오갈 수 있는 길이 필요하다. 미세 회로 사이에 금속 소재를 채워 넣어 반도체 혈관을 만드는 작업이다. 하부 배선에는 고온 안정성이 뛰어난 텅스텐이 쓰인다. 텅스텐을 나노미터 단위 구멍 속에 채우기 위해 육불화텅스텐 같은 특수가스가 사용된다. 상부 배선에는 전도성이 높은 구리가 깔린다. 구리는 신호를 빠르게 전달하지만 실리콘 내부로 파고드는 성질이 있어 방지막과 도금, 평탄화 기술이 함께 필요하다. 이때 화학기계연마(CMP) 슬러리가 중요해진다. 표면에 넘친 금속을 정밀하게 걷어내야 다음 공정이 가능해서다. 솔브레인은 HBM TSV 내부 구리층을 정밀하게 걷어내는 특수 슬러리로 주목받는다. 동진쎄미켐과 케이씨텍도 CMP 슬러리와 장비 영역 강자로 꼽힌다.격전지로 떠오른 후공정HBM이 바꾼 기판·본딩·절연재AI 반도체 경쟁은 후공정에서 더 치열하다. 과거 반도체 성능 경쟁의 중심이 회로 공정에 있었다면 이제는 만들어진 칩에 대해 정밀 검사, 안정적 연결 여부가 중요해졌기 때문이다. 후공정은 반도체 칩의 최종 형태를 결정하는 단계로, 섬세한 공정을 요구해 AI 반도체 시대에 기술 난도가 높아지고 있다.후공정은 테스트에서 시작해 테스트로 끝난다. 첫 관문은 웨이퍼를 검사하는 전기특성검사(EDS) 공정이다. 전공정을 마친 칩은 겉으로는 똑같아 보여도 성능과 불량 여부가 제각각이다. 이 단계에서 전기적 특성을 검사해 양품과 불량품을 가려야 이후 패키징 비용 낭비를 줄일 수 있다. EDS 공정은 칩의 전기적 특성을 확인하고 고온·전압 스트레스를 가해 초기 불량을 걸러내는 데서 출발한다. 이후 고온·저온 환경에서도 칩이 정상 작동하는지 확인하고 불량이 발견되면 예비 회로를 활용해 복구 가능 여부를 판단한다. 마지막 테스트에서 양품을 최종 선별하고 불량품에는 잉크를 찍어 식별한 뒤 패키징 단계로 넘긴다.AI 반도체 시대로 접어들며 테스트는 생산성·수익성을 좌우하는 선별 기술이 됐다. HBM처럼 D램 칩을 수직으로 쌓는 제품은 아래 단계에서 불량을 제대로 걸러내지 못하면 칩 전체가 불량이 될 수 있다. AI 서버용 반도체도 전력 소모가 크고 고속 신호가 오가기 때문에 초미세 공정을 거쳐야 한다.테스트 설비는 테스터, 프로버, 프로브 카드로 구성된다. 테스터는 전기 신호를 보내 칩이 정상 반응하는지 판단하는 두뇌다. 프로버는 웨이퍼를 정밀하게 움직이는 기계 팔이다. EDS 공정의 핵심 부품은 프로브 카드다. 프로브 카드는 웨이퍼 위 칩과 테스트 장비를 연결하는 접점 역할을 한다. 카드에 달린 미세한 프로브 핀이 웨이퍼와 직접 접촉해 전기 신호를 주고받고 이를 통해 양품과 불량품을 선별한다. 반도체 공정이 미세화하고 검사해야 할 칩 수가 늘어나면서 프로브 카드 기술도 진화했다. 초기에는 탐침이 옆으로 뻗은 캔틸레버(Cantilever) 방식이 쓰였지만 검사 범위와 접점 수에 한계가 있었다. 이후 탐침을 수직으로 세운 버티컬(Vertical) 방식과 최근에는 전공정에 쓰이는 반도체 식각·증착 기술을 활용해 프로브 핀을 만드는 MEMS 방식이 주목받고 있다. MEMS 방식은 탐침을 더 작고 정밀하게 만들 수 있어 미세 피치 구현에 유리하다.국내 기업 샘씨엔에스는 프로브 카드 안에 들어가는 세라믹 STF(Space Transformer)를 만든다. 세라믹 STF는 웨이퍼와 테스터 사이에서 전기 신호가 오가는 길을 만들어주는 핵심 부품이다. 양승수 메리츠증권 애널리스트는 “내년 HBM4E 전환이 본격화되며 프로브 카드 수요가 늘어나면 올해 대비 5배 이상 성장이 가능할 것”이라고 분석했다.EDS 공정에서 합격 도장을 받은 웨이퍼는 마지막 관문인 패키징(Packaging) 공정으로 이동한다. 패키징은 반도체 칩이 외부와 신호를