삼성, 로직 반도체도 3D로 쌓았다…VLSI 최고 논문 선정

삼성전자 반도체연구소 Logic TD팀. 〈사진=삼성전자 뉴스룸〉 삼성전자는 사내 반도체연구소 로직(Logic) TD팀의 '3차원 수직 적층 트랜지스터(3D Stacked FET, 42nm Gate Pitch)' 연구가 이달 미국에서 개최된 반도체 학회 VLSI(Very Large Scale Integration) 심포지엄에서 최고논문(Best Paper)으로 선정됐다고 17일 밝혔다. VLSI는 IEDM(International Electron Devices Meeting), ISSCC(International Solid-State Circuit Conference) 학회와 함께 세계 3대 반도체 학회 중 하나로 꼽힌다. 이번 VLSI에는 1000개 이상 논문이 제출된 것으로 알려졌다. 수직적층 기술은 앞서 낸드 플래시에 'V-낸드'나 D램의 '고대역폭메모리(HBM) 등에 구현된 바 있는데, 삼성전자는 이를 로직 반도체 영역에도 적용하는 데 성공했다. 평면에 배치하던 트랜지스터를 위아래로 쌓으면 차지하는 면적이 줄어들어 이론적으로 단위 면적당 집적도가 2배 증가하는 효과를 낸다. 같은 면적 웨이퍼에 트랜지스터를 최대 2배 넣을 수 있다. 기존 최소 게이트 간격 기록은 48나노미터였는데, 연구팀은 이를 42나노미터로 낮추며 새로운 기준을 제시했다. 게이트 간격이 좁을수록 더 많은 트랜지스터를 넣을 수 있다. 각 층에 얇은 나노시트 3장을 써서 성능을 높였고, 위아래 트랜지스터가 서로 방해하지 않도록 사이에 특수 중간 절연막을 넣은 것이 기술의 핵심이다. 삼성전자 관계자는 “수직 적층 구조를 적용하면 같은 면적당 트랜지스터 개수가 2배 증가하므로, 이론적으로 전력 효율과 성능이 2배 향상된다”고 설명했다. 이형두 기자 dudu@etnews.com